Síntesis, STA y Diseño Físico de ASIC: Flujos de Cadence y Synopsys

Profundizar su comprensión del pipeline de diseño de semiconductores es esencial para lanzar una carrera exitosa en ingeniería VLSI. Este curso basado en texto lo guiará a través de todo el flujo de diseño de ASIC, cerrando la brecha entre los lenguajes de descripción de hardware y la implementación física de silicio. Explorará cómo los diseños lógicos se traducen, optimizan y verifican utilizando metodologías estándar de la industria. A través de explicaciones escritas claras, ejemplos de scripts prácticos y desgloses conceptuales estructurados, dominará las etapas centrales de la síntesis y el diseño físico. Aprenderá a definir restricciones de temporización, administrar la distribución del reloj y resolver desafíos de enrutamiento físico manteniendo la integridad del diseño. Lo que aprenderá: - Comprender el flujo completo de diseño de ASIC desde RTL hasta GDSII, comenzando con la terminología fundamental de VLSI y los conceptos a nivel de puerta. - Configurar restricciones de síntesis lógica y ejecutar flujos de síntesis utilizando Cadence Genus y Synopsys Design Compiler. - Analizar rutas de temporización y realizar Análisis de Temporización Estático (STA) para resolver violaciones de configuración, retención y holgura. - Implementar etapas de diseño físico que incluyen floorplanning, placement, síntesis de árbol de reloj (CTS) y enrutamiento utilizando Innovus e ICC2. - Aplicar escenarios Multi-Corner Multi-Mode (MCMM) y escribir scripts Tcl fundamentales para presupuestos de temporización automatizados. - Realizar verificación física y comprobaciones de equivalencia lógica para garantizar la corrección del diseño post-layout. El curso comienza con definiciones fundamentales de bibliotecas, reglas de diseño y conceptos de temporización antes de avanzar sistemáticamente a través de la síntesis lógica, la colocación física y el cierre de temporización. Estudiará escenarios de diseño realistas y completará ejercicios escritos para solidificar su comprensión de los flujos de herramientas de Cadence y Synopsys. Este curso está diseñado para principiantes, estudiantes de electrónica e ingenieros VLSI aspirantes que buscan construir una base teórica y práctica sólida en diseño físico. No se requiere experiencia previa con herramientas EDA especializadas, aunque se recomienda una comprensión básica de la lógica digital. Comience a aprender hoy y domine los fundamentos de la implementación de chips moderna.